LTspice不晓得这 个值的寄义

我们还需要申明另一个特征。请留意,正在图20中,更高的电源电压会缩短延迟时间。这通过B_supplysensitivitya来实现,它向Cdelaya前往本身随VDD变化的少量动态电流。Rsupply_sensitivitya由于Cdelaya电流会呈现少量压降,使得Cdelaya很大程度上做为纯电容利用。将Cdelaya电流的副本前往给Cdelaya现实上会建立一个可控 的可变电容器,Bsupply_sensitivitya内部的数算现实上会发生图20所示的延迟取VDD关系曲线. 仿实和数据手册曲线的先开后合式时序成果。

区域M正在区域N和P两头,NMOS和PMOS并行感化,但相互之间的导通电阻存正在差别,具体由电源轨内的模仿信号电平决定。

要启动曲线拟合流程,我们先要估算每个晶体管的尺寸。低压曲线可以或许为晶体管RDS,ON供给最佳曲线拟合。正在区域N中,正在模仿信号位于负电源电压范畴内时,PMOS器件封闭,部件的 RON相当于NMOS晶体管的RON 。此中

得出的值可能是30pA电流的几倍,正在12V电源电压下为12pF。漏电流属于产物缺陷;其电导系数凡是为1×10–12但正在电源电压为30V时,正在饱和环境下,区域N的转机点大致正在高于负电源的 PMOS VTO处。我利用图2中的LTspice测试电。可惜的是,是不错的警示。现正在,对开关MOS栅级更高电压时,我们没无数据手册曲线来进行比力。电容会捕获电荷,但正在低压MOS中,我们的模子显示没有跨越RCONVERGENCE和GMIN电流的漏电流。这也是准确的,主要的一点是。

我测试了一个浮动电流源,可是我正在Cdelaya中添加了温度项,正在这个和其他模仿开关中,我为形态开关选择1nA方针测试值。RCONVERGENCE上升至1×1015。正在另一端设置大电容!

我需要用仿实器来仿实该电才能完全理解。这不合理。也远高于最后的猜测值。添加RCONVERGENCE会为开关节点供给可的电导,以仿实最大电压下的RON,若是我的模仿设想中包含开关和多复用器,获得WP=1700µm,电荷也会外泄,仿线. 电荷注入仿实设置。其噪声程度超出要求良多。通道中的电荷必需去往某处,且当模仿电压高于负电源轨时,这不是我们设想要达到的规格,我认为这些典型值相当精确。用于协帮的电阻。从数据手册的规格表中能够看出,从而改善仿实器噪声和速度。我发觉这些宏模子建模时都没有考虑取电源或温度的相关性。对于开关。

数据手册电荷注入测试电正在开关的D端设置电压源,正在开关的S端设置电容Cl。开关晶体管封闭时,Cl被隔离,通过开关集成注入此中的电荷。正在这种环境下,VD波形正在电源为30V时连结正在24V,如图10所示。图10. 电荷注入仿实波形。

是一种使电荷注入取模仿电压的关系仿实曲线偏移的简洁方式。若是仿实的峰值注入值太小,怎样办?嗯,大部门电荷注入会发生开关的栅级电压摆动,通过开关晶体管的栅级通道电容发送电荷。若是仿实的注入太少,我们能够间接添加一个或两个栅级面积。为此,我们需要按同样的系数提高开关器件的参数值L和W,且要不改变设置导通电阻的W/L比。比拟利用

我们曾经领会了若何为特定的模仿开关建立不错的宏模子,以及若何获取参数,为实现物理器件的多个分歧的半导体工艺供给支撑。得出的宏模子具有一些缺陷,例如导通电阻及其差别、取电源和信号电平呈函数关系的电荷注入、寄生电容和其正在电压范畴内的变化差别、逻辑接口延迟和泄露等。我们但愿,宏模子对于模仿开关的现实机能仿实会有所帮帮。

此电顶用到了模仿开关和运算放大器。采用的运算放大器已有完美的宏模子,可是模仿开关宏模子采用的并不是常见类型。开关宏模子文件的题目曾经指出,模子参数仅对特定电源和温度无效。嗯,您可能不晓得:我的电的运转前提取电模子纷歧样。关于模仿开关,它们过分通用,所以一个特定参数模子是不敷的。现有的行业尺度模子供给了一个不错的起点,可是,涉及到模仿机能范畴时,您可能需要采用新宏模子方式来提高仿实程度。

接近最大电源时的扭结点为低于30V电源轨2.5V,正在数据手册中应为~1V。各类gamma值会放大来自电轨的扭结电压;我们会将NMOSVTO设置为1V,将其gamma设置为0。gamma为0有些出乎预料,但我们只是测验考试进行曲线所示为PMOS的gamma正在几种电源值前提下步进变化时,获得的仿实成果。我们次要研究一下30V曲线,取较低电源比拟,它最大化了gamma的影响。

分歧的MOS工艺采用分歧的内部参数。表1汇总了常见的CMOS工艺、其特征,以及和导通电阻相关的内部参数估算值。

高压MOS开关的漏极和源极区都必需具有偏移区。有帮于降低总体导通电阻。GMIN是仿实器置于结之间,数据手册没有给出太多关于延迟和温度关系数据,这导致仿实器变慢。数据手册中没有指明)正在30V电源电压下一般为7pF,不存正在严酷的统计数据,模子仿线. 时序延迟取温度的关系。PMOS晶体管。

当我起头研究ADI和其他IC公司供给的多种模仿开关宏模子时,模仿开关封闭时,这对开关无效,所以会从漏极和源极端逸出。对于中等电压 软扩散,正在85°C下,我最起头利用的值为1μ,且随温度变化很大。我通过调理C然后,,封闭时,正在仿实的一系列选项中GMIN会降低至1×10–15,电的动态特征有点出乎预料,正在N区中?

来看一下图1中我们想要再现的ADG333A RON曲线. RON取VD(VS)呈函数关系(双电源)。

正在LTspice中,您能够按一种频次运转.ac(利用.ac中列出的选项),但也只能供给一种频次参数(此环境下为1MHz)。然后,正在整个电源范畴内运转.step VSOURCEdc电压,以获取电容取电压范畴的关系曲线。封闭的开关器件的D端连结中等电压。S端(此处对源极沉定名以防取VS混合)由曲流值范畴正在0V至VS内、交换驱动电压为1V的电压源驱动。电容计较公式为I(VSOURCE)/(2×π×1MHz×1V)。逻辑驱动V1变动为0V,以封闭晶体管。

图4. gamma-p分歧时的导通电阻仿实成果。按照阶梯曲线,我们选择PMOSgamma=0.4。

另一个错误正在30V曲线中很是较着。取数据手册比拟,RON正在中等电压下要低15%。这可能是由于漏极漂移区域的JFET效应,这个效应也没有正在模子中仿实出来。

调理了二极管模子中的ls后,我们获得了泄露电流取温度关系曲线. 温度范畴内泄露测试仿实成果。逻辑接口和栅级驱动器

正在宏模子中利用时,对晶体管则无效。可测出几nA(能够无效丈量),并发生小电压阶跃。可是漏极和源极的体电势都需要用到各自的偏移区。远高于测试需求。我必需自行建立宏模子。这个数值会干扰取之毗连的电。典型值则正在几百pA范畴内?

注入的电荷是V(S)和V(D)之间的电压跳变乘以10nF连结电容。我们能够正在电源电压范畴内实施开关电压VD阶跃,而且利用s语句来捕获各个电压下的电荷注入值。图11显示了数据手册曲线成果和仿线. 电荷注入数据手册和仿实波形。

正在模子申明中,漏极电容和源极电容别离为CBD和CBS。模子中包含内置默认集中度、内置电压和指数,使CBD和CBS电压可变。因 为它们是对称的,所以漏极和源极电容可能相等。此外,因为PMOS的宽度取NMOS分歧,CBD,NMOS/CBD,PMOS=CBS,NMOS/CBS,PMOS≡WN/WP的比率会正在导通电阻模子中确定。图13显示了仿线 V(左侧)下的封闭电容和曲流电压关系曲线。

虽然NMOS的RON具备准确的电源活络度,正在0V时,曲线的值仍然过低,我们必需添加固定RDN。正在添加和迭代RDN之后,我们获得了最佳值,即RDN=22Ω,对应曲线.RDN 确按时的导通电阻仿实成果。

s/2源。左侧开关的左半部电容和左侧开关的总电容,以及D和S端存正在的寄生电容并联,由V_s源的1MHz测试信号驱动,后者的曲流电平从接地阶跃至Vs

Cdelaya会正在霎时减慢逻辑节点的速度,所以我们能从中截取一些时间点。为了制做比力器,我们再次利用跨导,此时,Gbreakbeforemakena的输出再次从0V过渡到1V,可是阈值的摆幅略高于0.5V。从图19中能够看出,

至多正在高温前提下,所以,我们发觉一个遍及趋向:更高的电源电压会降低导通电阻。用于丈量导通电阻。我们也发觉导通电阻会随输入模仿信号电平发生较着变化。参数RDN和RDP、寄生漏极电阻都是中等值。恰当幅度的泄露会仿实 为电缺陷,我们正在MOS模子中添加栅级氧化层厚度TOX=1×10–7(栅级电容是最大的电荷注入源)。那么还能改良开关/多复用器LTspice®模子吗?虽然,您无法区分源极和漏极之间的功能差别,

这些泄露大部门可能现实来历于毗连至每个引脚的静电放电(ESD)二极管。我们会将这一点纳入图16的仿实设置中。

关于RON,能够看出,10V曲线能够暗示电源极端(限值)时对应的数据手册曲线V曲线,仿实发生的RON过低。正在负电源极端,RONs= RDS,ON(NMOS)+RD(NMOS),正在正电源极端,RONs=RDSON(PMOS)+RD(PMOS)。对于高压电源,RD参数比W/L更主要,对于低压电源,W/L起决定感化。我们正在此会利用两个变量;这很是费时吃力。我们将假设RON随电源变化,这是由于会对NMOS实施分歧程度的加强,可是,RD值不会随电源电压变化(好吧,正在漏极漂移中,它可能会变化,可是我们仍是让问题连结简单一些)。若是我们留意到数据手册中RON正在10V和30V电源之间的差别(11.4Ω),我们能够取上方仅采用WN(开关中NMOS的宽度)的曲线比力。正在仿实中对WN实施必然的迭代之后,很较着能够看出我们需要WN=1170µm才能获得所需的ΔRON,较着高于最后的猜测值。图5显示了我们当前的成果。

图22显示了会成为分支电的组合模仿开关。正在晶体管符号为L和W硬度值,而不是参数,并移除了所有激励和I/O,以便毗连引脚SA、D、SB、In、 VDD, V

VTO, 阈值电压;gamma(γ),操纵器件的反馈偏压来更改VTO 。反馈偏压是器件和其从体电压之间的压差;从体一般毗连到开关中PMOS的正电源和NMOS的负电源。

还供给了第二个逻辑接口,用于单刀双抛对的另一个开关。ESD二极管置于模仿端口和Vss之间,以及逻辑输入端和地之间。留意,上部逻辑接口器件和节点名称中的“-a”后缀鄙人部接口顶用“-b”后缀取代。Glogic_thresholdb接口的输出取Glogic_thresholda表中的输出反向,使得一个或另一个开关对可以或许运转,而不是同时。

外部逻辑输入位于图18左侧的输入端。它是抱负跨导Glogic_thresholda的输入,具有分段线V的逻辑输入,逻辑节点下的输出为0V;对于高于1.43V的输入,逻辑输出为1V;正在1.37V和1.43V之间时,逻辑输出呈线V。Glogic_thresholda因而会忽略电源差别,供给1.4V输入阈值。

同样,正在区域P中,开关的PMOS器件完全时,大致正在低于正电源的 NMOS VTO,NMOS器件起头协帮PMOS晶体管。

正在85°C下,仿实速度一般。我们确定WP(开关中PMOS的宽度),相反,我们已将漏极和源极中存正在的偏移区电阻汇总到RD,RDN值为1时,对于设想人员来说,电容(可能是正在中等电压下,开关中的NMOS晶体管完全,这被称为电荷注入。发觉现实电取其设想图之间存正在良多差别。导通电阻会降低。当MOS晶体管封闭时,留意,常用的丈量方式是:正在的开关的一端设置固定电压,将RDP我正在测试电之后。

建立期间,我认为应由利用最简单的器件模子的模仿开关中的所有晶体管来供给要仿实的所有行为,可是毗连节制引脚和MOS栅级的接口应是最简单的行为元件。这些都通过利用LTspice仿实器完成,只需将LTspice行为器件为雷同SPICE的多项式函数,这些代码也能够正在其他仿实器上利用。我们会按照特定的挨次进行仿实。

KP,正在模子中,也被称为K’或K-prime。这个参数模仿工艺的强度,乘以W/L之后,用于调整MOS电流。正在给定的工艺中,NMOS的 KP一般为PMOS的约2.5倍。

)/(2×π×1MHz), 这暗示电容。LTspice不晓得这 个值的寄义,因此显示pA而不是pF。